DSP的高速PCB抗干扰设计

    对于时钟、片选和总线信号，应尽量远离I／O线和接插件。DSP系统的时钟输入，很容易受到干扰，对它的处理非常关键。要始终保证时钟产生器尽量靠近DSP芯片，使时钟线尽量短。时钟晶体振荡器的外壳最好接地。加退耦电容可以旁路掉集成电路器件的高频噪声，还可以作为储能电容，提供和吸收集成电路开关门瞬间的充放电能。PCB边缘的元器件离PCB板边距离一般不要小于2 mm，PCB最好为矩形，长宽比为3：2或4;3。布线大体上是从核心器件开始，并以其为中心展开。对于DSP这种PQFP(Plastic Quad FIat Pack)或BGA(BaIl Grid Arrayr)封装的器件，如图3所示，应先根据SRAM、Flash和CPLD的布局位置大体判断出走线方向，对引脚进行扇出(fanout)操作。当信号线(trace)间隔3倍信号线宽时，信号间相互串扰(coupling)的几率只有25％左右，这样就可以达到抗电磁干扰(EMI)的要求。所以，像CLK和SRAM这些高速信号线，切记与它旁边的信号线远离3倍宽以上，调等长时，即蛇型走线，线与线的宽度也要3倍信号线宽以上，包括对于其本身的信号线也要3倍信号线宽，

    对于时钟信号，要使其对于其他信号的走线距离尽量大，保证在4倍线宽以上的距离，并且在时钟(零件)的下面不要走线；对于模拟电压输入线，参考电压端和I／0信号线尽量远离时钟。40 mil的线宽，可以通过的电流能保证有l A；对于过孑L，钻径为16 mil的可以通过1 A的电流，所以对于DSP系统，电源线大于20 mil即可。高频数字电路和低频模拟电路的地回路绝对不能混合，必须将数／模地分开，因为数字电路高低电位切换时会在电源和地产生噪声；若地平面不分开，模拟信号依然会被地噪声干扰。所以对高频信号应采用多点串联接地，尽量加粗缩短地线，这样除减小压降外，更重要的是降低耦合噪声。但对于一个系统而言，无论怎样分，最终的大地只有一个，只是泻放途径不同而已，所以最后通过磁珠或0 n电阻，将数字地和模拟地连在一起来消除混合信号的干扰。